MODUL 2 PERCOBAAN 1 KONDISI 21
1. Kondisi[Kembali]
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=1, B1=1, B2=0, B3=clock , B4=0, B5=0, B6=0 led diganti logic probe
2. Gambar Rangkaian Simulasi[Kembali]
Gambar rangkaian sebelum di simulasikan
Gambar rangkaian setelah di simulasi
3. Video Simulasi[Kembali]
Prinsip kerja flip-flop D tipe 7474 adalah menyimpan data dari input D ke output Q hanya pada saat terjadi transisi naik (rising edge) pada sinyal clock (CLK). Dengan demikian, nilai Q hanya berubah ketika ada transisi clock, sedangkan di luar itu Q tetap mempertahankan kondisi sebelumnya. Flip-flop ini juga dilengkapi dengan input preset (S) dan clear (R) yang bersifat asinkron serta aktif rendah (active low), dan keduanya memiliki prioritas lebih tinggi dibandingkan input D maupun clock. Jika S=0, maka Q langsung dipaksa bernilai 1 (Q’=0), sedangkan jika R=0, Q dipaksa menjadi 0 (Q’=1), tanpa menunggu pulsa clock. Namun, jika S dan R sama-sama bernilai 0, keluaran menjadi tidak terdefinisi, sehingga Q dan Q’ dapat sama-sama bernilai 1 atau masuk ke kondisi metastabil. Saat S=1 dan R=1, flip-flop bekerja normal mengikuti data D pada tepi naik clock, dengan Q’ selalu merupakan komplemen dari Q.
Untuk JK flip-flop, ketika J=1 dan K=1 pada saat clock aktif, seharusnya flip-flop bekerja dalam mode toggle, yaitu Q akan membalik nilainya pada setiap pulsa clock. Tetapi bila pada kondisi yang sama S=0 dan R=0 (aktif bersamaan), maka kedua input asinkron akan memaksa output ke keadaan yang tidak terdefinisi. Pada sebagian IC, hal ini dapat menyebabkan Q=1 dan Q’=1 sekaligus, karena preset dan clear mengaktifkan rangkaian internal secara bersamaan. Kondisi ini disebut forbidden state (keadaan terlarang), yang harus dihindari karena keluaran tidak sesuai dengan prinsip komplementer Q dan Q’, serta berpotensi menimbulkan ketidakstabilan pada rangkaian.
5. Link Download[Kembali]
Komentar
Posting Komentar